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小米雷軍投資杰平方半導體，專注車載芯片研發
近日，杰平方半導體（上海）有限公司發生工商變更，新增北京小米智造股權投資基金合伙企業（有限合伙）等為股東，同時公司注冊資本由約5628.57萬人民幣增至約8175.49萬人民幣。
杰平方半導體創始人為俎永熙，是一位從事半導體行業近30年的老兵。
他職業生涯的第一站是德州儀器公司（TI）。在TI的九年內，他擁有多項發明專利。回國后，俎永熙又在中芯國際領導研發部門，首創國內0.13微米銅互連工藝研發和量產，之后與IBM在45納米制程上艱苦談判并最終成功實現產業化。2018年，俎永熙來到青島，在芯恩僅用三年就建起了3座工廠（光掩膜廠，8英吋廠及12英吋廠）。隨后，俎永熙開始了創業之路。
杰平方半導體是一家聚焦車載芯片研發的芯片設計企業，致力于滿足中國汽車產業對國產自主車載芯片的旺盛需求，主要面向電能轉換、通信等領域，提供高性能碳化硅（SiC）芯片、車載以太網芯片等前沿產品。
目前，均勝電子與杰平方半導體達成合作意向，嘗試通過定制車規模擬芯片，探索全球供應鏈之外的補充機制，打造新的芯片可替代方案。
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ADI亞德諾AD7124-8BCPZ的模數轉換芯片ADC中文參數、應用領域和功能特點
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FPGA現場可編程門陣列的時鐘電路結構原理
FPGA（現場可編程門陣列）的時鐘布局，是其設計中至關重要的一部分。時鐘信號通常用于同步邏輯電路中的各個模塊，確保它們在正確的時間進行操作，以避免時序問題和數據錯位。FPGA 的時鐘原理基本概念：? 時鐘資源：FPGA 中包含一些全局時鐘資源。以AMD公司近年的主流FPGA為例，這些時鐘資源由CMT（時鐘管理器）產生，包括DCM、PLL和MMCM等。其中DCM在舊的器件中應用，目前已被淘汰；PLL為模擬鎖相環，大家較為熟悉，可以用之進行分頻、倍頻及作相位調節；圖1 鎖相環(PLL)的基本電路結構圖MMCM在PLL的功能基礎之上，提供更為強大的高階功能：如動態相位調節、時鐘擴頻功能及時鐘分配動態變化等。? 時鐘分配與布線：FPGA 中通常有多個時鐘資源，時鐘信號需要正確分配到邏輯電路中。時鐘信號的布線質量對設計的性能和功耗都有很大影響。? 時鐘域交叉：當設計中存在多個時鐘域時，需要正確處理不同時鐘域之間的數據傳輸，以防止時序違規和異步時鐘域之間的不穩定性問題圖2 經過多級寄存器的跨時鐘域數據處理方式? 時鐘緩沖與時鐘延遲：在 FPGA 中，時鐘緩沖和時鐘延遲對時鐘信號的傳播和同步至關重要。需要注意時鐘緩沖的插入和時鐘延遲對設計的影響。在需要進行跨時鐘域數據傳輸時，可能需要使用時鐘域轉換器來實現時鐘域之間的數據同步。時鐘域轉換器通常包括異步 FIFO 緩沖器、雙口 RAM等。? 時序約束：通過時序約束來告訴綜合工具和布局布線工具時鐘的頻率和時序要求，以確保時序要求得到滿足。尤其對于每個時鐘域，都需要明確指定相應的時序約束，包括時鐘頻率、時鐘起始相位、時鐘傳播延遲等，以確保時序要求得到滿足。通常包括：◆時鐘頻率約束：指定電路中時鐘信號的最大頻率，以確保電路在給定時鐘頻率下能夠正常工作。◆時序路徑約束：確定電路中各個信號的傳輸路徑和時序關系。時序路徑約束通常包括輸入到輸出的傳輸延遲、時鐘到達時間等信息，以確保信號在特定時鐘周期內能夠到達目標節點。◆時鐘域約束：確定電路中使用的各個時鐘信號的邏輯域，并且定義各個時鐘域之間的時序關系。? 時鐘偏移和抖動：時鐘信號可能存在偏移和抖動，這可能導致時序不穩定或違反時序約束。圖3 理想的時鐘和帶抖動的時鐘對比圖解決 FPGA 中的時鐘問題需要深入理解 FPGA 架構和時鐘原理，并結合設計工具的使用技巧和實踐經驗。正確的時鐘設計能夠有效提高 FPGA 設計的性能、可靠性和穩定性。了解以上的時鐘基本概念之后，我們可以對用戶實際設計中的時鐘使用情況作進一步的分析：時鐘使用情況進一步分析? 門控時鐘：此類時鐘出現的目的是為了降低芯片的功耗，因此在ASIC芯片中經常應用。可分為高有效、低有效、XOR門結構、MUX結構控制等多種形式。圖4 一個簡單的門控時鐘原理示意圖由圖可見，門控時鐘實際上是輸入到觸發器時鐘端的時鐘，來自組合邏輯；那么，問題在于組合邏輯在布局布線之后肯定會產生毛刺，而如果采用這種有毛刺的信號來作為時鐘使用的話，將會出現功能上的錯誤，同時還容易增加延時，引起時鐘漂移，降低可測性；我們的改進方式是：用組合邏輯驅動CE端口，而不去改動clk端口；原廠的元件庫提供了一種更為方便的方式：通過引入時鐘緩沖器，既可以達到門控的效果，也避免了組合邏輯帶來的時序風險。圖5 BUFGCE時鐘緩沖器? 同步時鐘架構：也可以稱為“單時鐘方式”。這種時鐘的工作方式往往出現在類emulator的硬件系統中，其主要特點是統一使用一個單時鐘(root clock)輸入，隨后再由該時鐘分出很多衍生時鐘作為各模塊的使用。這種時鐘的結構好處是：對于非常復雜的時鐘樹結構，往往硬件系統本身能夠提供的物理時鐘源數量十分有限，且同步精度難以保證。那么采用這樣的單時鐘系統，不僅能夠從源頭上，保證所有時鐘的同步性，同時，不需要對大量時鐘作很多復雜的約束條件；最后，在調試過程當中，需要對時鐘進行停止或啟動的操作時，顯得十分方便。缺點是，在這種模式下，由于采樣率的限制及時鐘到達時間的延遲，信號保持時間(Hold time)的條件往往難以滿足；所以，整個設計的頻率不會跑得很快。? 異步時鐘架構：也可理解為“多時鐘模式”。這種架構，一般在原型驗證系統上用的較多，即：硬件系統本身提供很多路物理時鐘(通過晶振或時鐘發生芯片產生)；通過增加定制化的時鐘約束，用戶的設計，可以較“單時鐘方式”跑的更快一些。這樣的好處：在硬件系統需要連接軟件上位機作軟硬件聯合調試時，有著較大的性能優勢并縮短整個系統運行的時間。缺點是由于其時鐘的不可停止性，那么在功能debug調試上存在一定的限制，比方說看到的信號的位置不精準等等。
哦! 它是空的。